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Banca de QUALIFICAÇÃO: FRANCISCO CARLOS SILVA JUNIOR

Uma banca de QUALIFICAÇÃO de MESTRADO foi cadastrada pelo programa.
DISCENTE: FRANCISCO CARLOS SILVA JUNIOR
DATA: 26/07/2017
HORA: 14:30
LOCAL: Sala de videoconferência
TÍTULO: Arquitetura Adaptável Column-Based Para Processadores Multi-Core
PALAVRAS-CHAVES: Arquitetura reconfigurável. Arquitetura adaptável. Processador multicore. Tradutor binário. Sistemas embarcados. Arquitetura de Computadores. MIPS
PÁGINAS: 63
GRANDE ÁREA: Ciências Exatas e da Terra
ÁREA: Ciência da Computação
SUBÁREA: Sistemas de Computação
ESPECIALIDADE: Hardware
RESUMO:

Atualmente, pode-se observar que os sistemas embarcados estão cada vez mais heterogêneos, diferentes funcionalidades em um mesmo dispositivo. Juntamente com essa heterogeneidade dos sistemas atuais, as aplicações que são executadas nesses dispositivos estão cada vez mais complexas. Os processadores convencionais (Processadores de Propósito Geral ou Processadores de Aplicação específica) são capazes de fornecer desempenho ou flexibilidade, mas não ambos. Além disso, houve uma estagnação na frequência dos processadores, portanto, não consegue-se mais aumentar o desempenho aumentando-se a frequência de operação. Com isso, surge a necessidade de novas soluções arquiteturais para suprir essas necessidades. Arquiteturas adaptáveis surgem como uma solução arquitetural capaz de prover desempenho e flexibilidade. No entanto, o uso dessas arquiteturas ainda está limitado à utilização de ferramentas ou compiladores, sendo assim, não mantêm a compatibilidade de software e a reutilização de código binário. Para lidar com a estagnação do ganho de desempenho devido ao aumento da frequência dos processadores de propósito geral, a indústria começou a migrar para chips multiprocessados (processador multicore). Dentro deste cenário, este trabalho propõe um arquitetura adaptável para processadores multicore. A arquitetura proposta tem como propósito oferecer recursos computacionais para acelerar múltiplas threads (ou processos) executando simultaneamente em diferentes núcleos de um processador multicore. Essa arquitetura tem acoplada a ela um tradutor binário que converte, em tempo de execução, sequências de instruções executadas no processador para serem executadas na arquitetura adaptável. O tradutor binário prover compatibilidade de software e faz o mecanismo de reconfiguração da arquitetura ser totalmente transparente. Além do tradutor binário, também será possível gerar configuração via compilador. A arquitetura proposta foi implementada em linguagem de descrição de hardware (VHDL). Sua validação foi realizada através de simulações utilizando aplicações sintéticas e três aplicações reais (multiplicação de matriz, filtro laplaciano e filtro da média). Para análise de desempenho, foi feito uma comparação da execução na arquitetura adaptável com a execução em um processador MIPS pipeline. Também foi feito uma análise da área ocupada pela arquitetura adaptável variando a quantidade de unidades funcionais.


MEMBROS DA BANCA:
Presidente - 1177449 - IVAN SARAIVA SILVA
Externo à Instituição - MONICA MAGALHÃES PEREIRA - UFRN
Interno - 1226761 - RAIMUNDO SANTOS MOURA
Notícia cadastrada em: 26/07/2017 14:12
SIGAA | Superintendência de Tecnologia da Informação - STI/UFPI - (86) 3215-1124 | © UFRN | sigjb04.ufpi.br.instancia1 22/04/2019 11:46